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[최상] 쉽게 배우는 반도체 프로세스 
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- 구입연도
- 확인안됨
- 출판연도
- 표기안됨
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- 출판사
- 북스힐
- ISBN
- 9791159714870
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- 저자
- 사토 준이치
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- 도서정보
- 368 , 154*225*24 , 2023.05.15
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- 도서등급
- 최상
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18,000원 (14%↓)
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논술공부
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시작하며 제1장 반도체 제조 프로세스의 전체상1-1 한눈에 보는 반도체 프로세스1-2 전 공정과 후 공정의 차이점1-3 순환형의 전 공정 반도체 프로세스1-4 프론트 엔드와 백 엔드1-5 실리콘 웨이퍼란?1-6 실리콘 웨이퍼는 어떻게 만들어질까?1-7 실리콘의 성질1-8 실리콘 웨이퍼에 요구되는 청정도1-9 반도체 fab.에서의 사용법1-10 실리콘 웨이퍼의 대구경화1-11 제품에 연결되는 후 공정1-12 후 공정에서 사용하는 프로세스 제2장 전 공정의 개요2-1 미세화를 추구하는 전 공정 프로세스2-2 칩을 일괄 제작하는 전 공정2-3 ‘대기’가 없는 프로세스에서 필요한 검사 및 모니터링2-4 전 공정 fab.의 전체상2-5 fab.의 라인 구성 - 베이 방식이란? 2-6 fab.에서 조기 수율 정상 가동이 필요한 이유제3장 웨트 프로세스(세정과 건조)3-1 항상 청정 면을 유지하는 세정 프로세스3-2 세정의 기법과 메커니즘3-3 세정의 기본-RCA 세정3-4 새로운 세정법3-5 배치식과 매엽식의 차이3-6 스루풋이 중요한 세정 프로세스3-7 세정 후 필수적인 건조 프로세스3-8 새로운 건조 프로세스3-9 웨트 프로세스와 드라이 세정 제4장 이온 주입과 열처리 프로세스4-1 불순물을 투입하는 이온 주입 기술4-2 고진공이 필요한 이온 주입 프로세스4-3 목적에 따라 사용법을 구별하는 이온 주입 프로세스4-4 이온 주입 후의 결정 회복 처리4-5 다양한 열처리 프로세스4-6 최신 레이저 어닐 프로세스4-7 LSI 제조와 서멀 버짓제5장 리소그래피 프로세스5-1 밑그림을 그리는 리소그래피 프로세스5-2 리소그래피 프로세스는 사진이 기본5-3 미세화를 발전시킨 노광 기술의 진화5-4 마스크와 펠리클5-5 인화지에 해당하는 감광성 레지스트5-6 레지스트 막을 도포하는 코터5-7 노광 후 필요한 현상 프로세스5-8 불필요한 레지스트를 제거하는 애싱 프로세스5-9 액침 노광 기술의 현황5-10 더블 패터닝이란?5-11 더욱 미세화를 추구하는 EUV 기술5-12 스탬프 방식의 나노 임프린트 기술제6장 에칭 프로세스6-1 에칭 프로세스 플로와 치수 변환차6-2 여러 기법이 존재하는 에칭 프로세스6-3 에칭 프로세스에 필수적인 플라스마란?6-4 RF(고주파) 인가 방식에 의한 차이점6-5 이방성 메커니즘6-6 드라이 에칭 프로세스의 과제제7장 성막 프로세스7-1 LSI의 기능에 필수적인 성막 프로세스7-2 다양한 기법이 있는 성막 프로세스7-3 하부층 형상에 영향을 미치는 성막 프로세스7-4 웨이퍼를 직접 산화하는 산화 프로세스7-5 열 CVD와 플라스마 CVD7-6 금속막에 필요한 스퍼터링 프로세스7-7 Cu 배선에 필수적인 도금 프로세스7-8 low-k 막에도 사용하는 도포 프로세스7-9 high-k 게이트 스택 프로세스7-10 Cu/low-k 프로세스제8장 평탄화(CMP) 프로세스8-1 다층 배선에 필수적인 CMP 프로세스8-2 첨단 리소그래피를 활용한 CMP 프로세스8-3 웨트 프로세스로 회귀하는 CMP 장치8-4 소모재가 많은 CMP 프로세스8-5 CMP의 평탄화 메커니즘8-6 Cu/low-k에 응용하는 CMP 프로세스8-7 과제가 산적해 있는 CMP 프로세스제9장 CMOS 프로세스 플로9-1 CMOS란?9-2 CMOS 효과9-3 CMOS 구조 제작(1) 소자 간 분리 영역9-4 CMOS 구조 제작(2) 웰 형성9-5 트랜지스터 형성(1) 게이트의 형성9-6 트랜지스터 형성(2) 소스와 드레인9-7 전극 형성(W 플러그 형성)9-8 백 엔드 프로세스제10장 후 공정 프로세스의 개요10-1 불량품을 제거하는 프로빙10-2 웨이퍼를 얇게 하는 백 그라인드10-3 칩으로 잘라내는 다이싱10-4 칩을 붙이는 다이 본딩10-5 전기적으로 연결하는 와이어 본딩10-6 칩을 수납하는 몰딩10-7 제품을 위한 마킹과 리드 포밍10-8 최종 검사 공정제11장 후 공정의 동향11-1 와이어 없이 접속하는 와이어리스 본딩11-2 리드 프레임이 필요 없는 BGA11-3 다기능화를 목표로 하는 SiP11-4 리얼 칩 사이즈의 웨이퍼 레벨 패키지제12장 반도체 프로세스의 최근 동향12-1 로드맵과 ‘오프’ 로드맵12-2 기로에 선 반도체 프로세스의 미세화12-3 more moore에 필요한 NGL이란?12-4 EUV 기술 동향12-5 450mm 웨이퍼 동향12-6 반도체 fab.의 다양화12-7 칩을 관통하는 TSV12-8 more moore에 대항하는 3차원 실장부록 하프 피치에 관하여향후 시스템 반도체 상황은 어떻게 전개될 것인가
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